我们提供：

1.     跨国跨文化的国际化工作环境

2.     参与先进项目与技术的经验

3.     宽松人性化的工作环境

4.     实习生转为正式员工的机会

岗位职责:

1. 搭建验证环境、完成模块级验证

2. 使用Cadence Genus完成模块级综合

3. 其他项目所需富有挑战性的任务

任职要求:

1.     学士或硕士在读，2021届毕业生优先，电子相关专业

2.     每周连续工作3天或以上，持续实习3个月或以上

3.     熟悉Verilog或System Verilog

4.     具备良好的英文听说读写交流能力

5.     有良好的分析和解决问题的能力，有良好的团队合作精神

6.     有如下经验者优先：

-       SPI设计或验证经验

-       Cadence Incisive和Genus经验

-       Linux下工作经验

-       UWB项目经验或相关知识

-       AI或SNN相关知识