1. 参与公司FPGA以及SOC产品的开发

2. 参与数字以及混合信号IP的开发

3. 开发芯片顶层以及子模块的RTL以及网表 4. 完成芯片以及IP的RTL/网表合理性检查 5. 开发用于综合，静态时序分析的约束文件 6. 与软件团队紧密合作，完成FPGA HW data的产生 7. 与验证团队紧密合作，调试并且修改芯片顶层以及子模块的错误

岗位要求：

1. 熟悉Verilog HDL以及System Verilog

2. 熟悉I2C/SPI/JTAG接口, AXI/AHB/APB系统总线以及加解密算法 3. 熟悉RTL实现流程，包括综合以及静态时序分析 4. 熟悉脚本语言，例如Perl , Python, C shell, Makefile等 5. 有FPGA, 电路设计以及hspice经验者更佳 6. 良好的英语口语与书写交流能力

7. 每周可实习至少3天，可持续3-6个月。 8. 良好团队合作，对团队以及公司的成功愿意贡献自己的力量