中紫星是一支来自加拿大多伦多大学矢量实验室（Vector Institute）的前沿AI芯片技术团队，自由创新是我们的信仰，我们正在打造面向未来的AI芯片架构：NEU(Neural Execution Unit)。 在这里，相比你会做什么，我们更在乎你是什么样的人， 在这里，你将和全球前沿的科学家并肩奋斗， 如果你想要把自己的想法一步步变成现实，那么——欢迎加入中紫星！ 本岗位对优秀应届生、实习生开放，无法及时取得联系时可以随时Walk in来公司沟通(上海市浦东新区张衡路666弄1号楼209室)。本岗位需要线下工作和面试。 一、任职要求 必须： 1) 上海张江线下工作。 2) 流片经验，至少一次 40nm / 28nm 或更先进节点的流片经验（混合信号 SoC 更佳）。 3) 熟悉流片风险项：ESD、LUP、PDN、DFM、DRC/LVS、antenna、density、IR-drop。 4) 独立负责过至少一种核心模拟 IP，例如：Bandgap、Bias、LDO、Clock Buffer、Comparator、Sense 电路等。 5) 熟练掌握模拟电路全流程：schematic → 仿真 → PVT/MC → layout constraint → 寄生提取 → signoff 6) 熟练使用 Cadence Virtuoso/Spectre/HSPICE、Calibre、仿真自动化脚本等工具链。 7) 深刻理解模拟系统底层原理：CMOS/FinFET 器件特性；噪声、匹配、寄生；EM/IR、电源完整性、时钟完整性；隔离与混合信号版图原则 二、岗位职责 1. 核心模拟 IP 设计与流片 a) 主导 Bandgap、Bias、LDO、电源隔离、监测电路等关键 IP 的架构、设计、仿真、寄生抽取与 signoff。 b) 识别并规避混合信号 SoC 常见流片风险：ESD/LUP、IR-drop、噪声耦合、DFM、启动时序等。 c) 规划并推动关键模拟模块在 28nm → 14/7nm 的技术迁移。 2. 片上电源系统设计 a) 针对大规乘法器和加法器阵列的动态负载，设计稳健的片上电源系统与局部稳压方案。 b) 优化 LDO 稳定性、补偿机制、瞬态性能、电源隔离与噪声性能。 c) 与数字后端协同定义电源域、时钟域与全芯片 PDN 架构。 3. Mixed-Signal Top-Level Integration a) 主导模拟模块与神经核阵列之间的接口定义、隔离策略、噪声控制。 b) 审核并推进 top-level DRC/LVS/PEX 的问题收敛。 c) 负责 pad ring、IO 类型、ESD 网络等 SoC 必需模块的选型与集成。 4. IP 评估、选型与导入 a) 评估并引入 SRAM compiler、IO/ESD、Level Shifter、Clock Buffer、PLL 等基础 IP。 b) 负责 IP 技术沟通、模型验证、GDS 导入、版本管理与 silicon correlation。 c) 管控 IP license 交付、corner 文件、视图库、EDA 集成成功率。 5. 先进工艺迁移（28nm → 14nm → 7nm） a) 参与器件建模、拓扑重构、版图重构等迁移工作。 b) 掌握 FinFET 工艺下的寄生、噪声、匹配策略变更。 c) 推动 ESD、IO、PDN、density、DFM 等工艺适配性提升。 6. Silicon bring-up / 测试验证 a) 参与测试规范定义、测试向量编写与调试计划制定。 b) 负责 bench test / ATE 支持与 silicon debug。 c) 对 silicon 结果进行建模回归与仿真模型校正。 三、优先 1) FPGA SwitchBox Top Level设计经验优先 2) 熟悉 power/clock/IO/ESD/pad ring 的系统级定义与跨团队协作。 3) 了解商业 IP（SRAM compiler、IO/ESD、PLL 等）的选型、license 模式、导入步骤。 4) 熟悉 FinFET 工艺下的噪声、寄生、匹配与DRC/DFM变化。 5) 能作为模拟版图的最终审阅者，独立完成或者指导版图工程师完成高质量 layout。 6) 希望成为芯片模拟设计的负责人。