职位简介 您将加入我们的 RTL 设计团队，参与实际的 CPU/GPU/SoC/FPGA等项目开发。实习期间将与经验丰富的工程师协作，完成数字模块的设计、实现与验证工作，助力我们打造高性能、高能效的芯片产品。 主要职责 • 使用 Verilog/SystemVerilog 编写可综合的 RTL 模块（例如：数据通路、状态机、接口逻辑等） • 参与模块或芯片级的集成、仿真与功能验证 • 协助进行时序、面积与功耗的权衡分析（PPA） • 配合验证团队推动功能覆盖与时序收敛 • 协助排查并解决 lint、时钟域交叉（CDC）、可测性（DFT）等设计问题 • 使用脚本语言（如 Python、TCL、Perl 等）提升设计流程自动化与效率 职位要求 • 电子工程或相关专业研究生在读/应届毕业生 • 掌握数字逻辑设计、计算机体系结构、CMOS 电路或 VLSI 等相关课程内容 • 熟练掌握 Verilog/SystemVerilog • 熟悉常见的数字设计流程和相关 EDA 工具（如综合、静态时序分析、仿真、Lint 检查等）优先 • 具备一定脚本编写能力（Python、TCL、Perl、Bash 等） • 较强的逻辑分析与问题解决能力 • 良好的沟通能力与团队协作意识