职责：

1、与算法工程师一起根据算法特征规划电路架构，划分电路模块； 2、撰写电路的规格书； 3、使用verilog代码实现并仿真相关电路； 4、通过FPGA验证相关电路，与软件，算法工程师一起验证FPGA功能与设计预期的一致性； 要求：

1、良好的代码风格，理解verilog与数字逻辑电路的对应关系，接受过规范的代码风格培训为佳； 2、有良好的电路时序观念，理解时序的本质，会编写sdc文件； 3、有与算法工程师合作开发电路的经验，能够从算法模型中抽离出合理的电路或建议； 4、具有图像，音频，深度学习算法中任一种让rtl独立设计经验； 5、熟悉modelsim/NCverilog/VCS中的一种仿真工具； 6、熟悉Altera或Xilinx FPGA，熟练使用QuatusII或Vivado工具； 7、会使用基本的Matlab m语言或simulink； 8、会通过脚本使用DC综合工具，了解DC综合工具综合流程者优先；