工作职责： 1、编写设计文档、完成RTL编码以及UT测试； 2、协助验证工作，收敛验证覆盖率，支撑FPGA测试； 3、协助后端工作，支撑STA、Formality、DFT、ATE等各项流程。 岗位要求： 1、有VERILOG/ASIC设计经验者优先； 2、熟悉ASIC设计流程，熟练使用各种EDA工具，熟悉逻辑综合工具； 3、具有丰富的顶层设计和前端IP集成经验优先； 4、具有算法开发经验，可高效的实现算法到AISC映射者优先； 5、熟悉PCIe&AXI等协议，内部总线互联设计及深度学习背景者优先； 6、具有良好的沟通、协作能力。